Microchip представила семейство SY757xx - низковольтные LVCMOS-буферы и преобразователи уровней для тактовых линий. Новые компоненты позволяют согласовывать современные 1,2-вольтовые FPGA и SoC с источниками тактового сигнала, работающими от более высокого напряжения.
Microchip Technology расширила линейку компонентов синхронизации семейством SY757xx. Это специализированные LVCMOS-буферы и преобразователи уровней с выходным напряжением до 1,2 В, рассчитанные на современные FPGA, SoC, процессоры и ИИ-ускорители, выпускаемые по низковольтным FinFET-техпроцессам.
Проблема возникает, когда источник тактового сигнала или соседний компонент работает от 1,8, 2,5 или 3,3 В, а вход нового процессора рассчитан на 1,2 В. Для обычных логических линий уровень можно понизить сравнительно простым преобразователем, но clock-сигнал чувствителен к фронтам, коэффициенту заполнения, фазовому шуму и джиттеру. Пассивный делитель напряжения способен ухудшить эти параметры.
SY757xx совмещает буферизацию, fanout и преобразование напряжения в одном кристалле. Семейство работает в диапазоне частот от постоянного уровня до 250 МГц и поддерживает различные сочетания входных и выходных напряжений от 1,2 до 3,3 В. Заявленный добавочный джиттер у отдельных моделей составляет десятки фемтосекунд.
На старте Microchip перевела в серийное производство три модели:
- SY75707TWL-TR - дифференциальный вход и два LVCMOS-выхода, корпус VDFN на 8 выводов;
- SY75712TWL-TR - двухвыходной LVCMOS fanout-буфер для шин 1,2-1,8 В;
- SY75714TWL-TR - четырехвыходной LVCMOS fanout-буфер для 1,2-1,8 В;
- еще восемь вариантов семейства доступны в ограниченных объемах в виде образцов.
По данным продуктовой страницы, SY75707 имеет добавочный джиттер около 32 фс и переводит входной домен 1,8-3,3 В в выходной 1,2-1,8 В. Он выпускается в VDFN размером примерно 1,4 x 1,6 мм. SY75712 и SY75714 имеют заявленный добавочный джиттер около 16,9 фс и поставляются в TDFN 2 x 2 мм.
Среди образцов есть одно-, двух-, четырех- и восьмивыходные варианты, а также модели с дифференциальным входом. Для ряда микросхем доступен вход разрешения OE, позволяющий отключать выходы. Все устройства ориентированы на компактные платы и работают при температуре от -40 до +105 °C.
Буфер тактового сигнала выполняет две задачи. Во-первых, он развязывает генератор от нагрузки, чтобы большое количество входов не ухудшало форму импульсов. Во-вторых, fanout-версия формирует несколько синхронных копий одного clock-сигнала. Это требуется, например, когда от общего генератора работают FPGA, сетевой контроллер и внешний ускоритель.
В высокопроизводительной цифровой системе ошибки тактирования проявляются не как небольшая погрешность измерения, а как потеря временного запаса интерфейсов. Дополнительный джиттер уменьшает доступное окно для выборки данных. Поэтому в цепях PCIe, высокоскоростных АЦП/ЦАП, FPGA и процессоров к качеству тактового дерева предъявляются более жесткие требования, чем к обычным логическим соединениям.
Microchip отмечает, что дискретные схемы согласования способны искажать коэффициент заполнения и ухудшать фронты. Специализированный буфер сохраняет характеристики сигнала и одновременно уменьшает количество пассивных компонентов. Это особенно актуально при переходе одной части платы на 1,2 В, когда генераторы и периферийные микросхемы еще используют 1,8-3,3 В.
Серийные SY75707, SY75712 и SY75714 на момент объявления стоили от 0,50 до 0,83 доллара за штуку при заказе 10 тыс. единиц, в зависимости от конфигурации. Остальные восемь моделей проходят этап выборочного семплирования. Семейство дополняет собственные FPGA и SoC FPGA Microchip, но предназначено и для устройств других производителей.
В clock-tree один генератор нередко должен тактировать несколько микросхем. Прямое параллельное подключение увеличивает емкостную нагрузку и может замедлять фронты. Fanout-буфер принимает один опорный сигнал и формирует несколько отдельных выходов с заданными электрическими характеристиками, сохраняя согласование и уменьшая взаимное влияние нагрузок.
Диапазон до 250 МГц охватывает множество системных тактовых сигналов, но семейство не предназначено для генерации частоты из кварца: это именно буфер и переводчик уровней. Источник clock должен присутствовать отдельно. Такое разделение позволяет оставить существующий генератор 1,8-3,3 В при переходе основной FPGA или SoC на интерфейс 1,2 В.
